Klasik alıştırma — üç SPST anahtarının tek bir ışığı kontrol etmesi ve herhangi bir tek anahtarın çıkışı değiştirmesi — üç girişli özel OR’a (tek parite) indirgenir. İki girişli XOR, çapraz XIC/XIO dallarının bilinen bir örneğidir. Bu deseni üçüncü bir paralel dalla genişletmek genellenemez: bu, çiftli XOR’ların toplamını uygular ve özellik yalnızca tek pariteyi gerektirirken üç anahtarın da kapalı olduğu durumda ışığı yakar. Kabul edilen çözüm, A⊕B’yi tutan bir iç röle biti kullanmak ve ardından (A⊕B)⊕C’yi hesaplayan ikinci bir aşama uygulamaktır.

Bakımı yapılan üç girişte tek parite, üç dallı kapsayıcı bir yapı değil, XOR’dur.

Doğruluk tablosu (1 = kapalı)

İki girişli temel yapı

|--[S1 XIC]-+-[S2 XIO]-+
|           |          +--( Light )--|
|--[S1 XIO]-[S2 XIC]---+             |

LogixPro/RSLogix 500 simülatörlerinde I:1/0, I:1/1 → O:2/0 eşlemesini kullanın (veya Logix Designer’da BOOL etiketleri kullanın). S3’ü eklemeden önce dört satırı doğrulayın.

Üçüncü paralel dal neden başarısız olur?

Y = (S1⊕S2) ∨ (S1⊕S3) ∨ (S2⊕S3), üç anahtarın da kapalı olduğu satırda her çift farklı olduğundan true olarak değerlendirilir. Öğrenciler bu durumu, iki anahtar kapandığında ışığın “açık kalması” şeklinde tanımlar. Bu, XOR değil, kapsayıcı çiftli davranıştır.

XOR’u B3:0/0 (veya bir BOOL etiketi) üzerinden kademeli olarak uygulayın; ikili aşamaları paralel bağlayarak OR’lamayın.

İç bit uygulaması

2. kademe — S1 XOR S2 -> B3:0/0
|--[I:1/0 XIC]-+-[I:1/1 XIO]-+
|              |             +--( B3:0/0 )--|
|--[I:1/0 XIO]-[I:1/1 XIC]---+              |

3. kademe — B3:0/0 XOR S3 -> O:2/0
|--[B3:0/0 XIC]-+-[I:1/2 XIO]-+
|               |             +--( O:2/0 )--|
|--[B3:0/0 XIO]-[I:1/2 XIC]---+             |

XOR birleşmeli olduğundan anahtarların sırası önemli değildir. Logix Designer’da aynı denklemler şu hâle gelir: XOR_Mid := S1 XOR S2; Light := XOR_Mid XOR S3; yapısal metin için veya BOOL etiketlerinde aynı kontak desenleriyle. Ara bit bir kademede yazılır ve aynı tarama içinde sonraki kademede okunur; bu, bu desen için kasıtlı ve kararlı bir uygulamadır.

LogixPro / RSLogix 500 prosedürü

1. Simülatörde ayrık giriş ve çıkış modüllerini doğrulayın (varsayılan I:1 / O:2 eşlemesi)
2. B3 ikili dosyasının yedek bitlerle mevcut olduğundan emin olun veya Logix Designer’da XOR_Mid adlı bir BOOL etiketi oluşturun
3. S1 ve S2’den çapraz XIC/XIO kontaklarıyla B3:0/0’ı süren 2. kademeyi oluşturun
4. Build rung 3 driving O:2/0 from B3:0/0 and S3 using the same crossed pattern
5. Aynı çapraz deseni kullanarak B3:0/0 ve S3'ten O:2/0'ı süren rung 3'ü oluşturun
6. İndirin, işlemciyi RUN moduna alın ve doğruluk tablosunu kontrol etmeden önce tüm force işlemlerini temizleyin

Kablolamayı doğrulamak için her giriş LED'ini ve çıkış lambasını bir kez anlık olarak force edin, ardından force işlemlerini temizleyin

İsteğe bağlı tanılama için her iki ara değeri de koruyun: B3:0/0 = S1 XOR S2 ve B3:0/1 = mid XOR S3; ardından lambayı B3:0/1 üzerinden sürün; böylece çevrimiçi izleyiciler zinciri her iki aşamada da kesebilir. Word düzeyindeki XOR talimatları parity kontrolü için birçok girişi paketleyebilir, ancak üç anahtar için öğretim modelini belirsizleştirir. “Herhangi iki giriş true değil” ifadesini bir kontaklar ormanıyla göstermeye çalışan DeMorgan açılımlarından kaçının—iç bit kademesi hem eğitim tezgâhlarında hem de üretim modu seçicilerinde sürdürülebilir biçim olmaya devam eder.

Onaydan önce parity tablosundaki sekiz satırın tamamını kontrol edin

1. Force işlemleri temizlenmiş halde doğruluk tablosundaki sekiz satırın tamamını kontrol edin
2. Üç kapalı anahtarın lambayı yaktığını doğrulayın (tek parity)
3. Her anahtarı tek başına değiştirin ve çıkışın durum değiştirdiğini kanıtlayın
4. İki girişle lamba sürekli yanıyorsa hâlâ ikili OR mantığınız vardır
5. İsteğe bağlı: Gerçek makinelerde debounce sonrasında iki sabit konumlu mod anahtarı true okunursa alarm verin
6. Bir sonraki düzenleyici için boolean özdeşliğini (A XOR B) XOR C rung yorumlarına belgeleyin

Bir sonraki düzenlemenin okunabilir kalması için ara adlandırmaları anonim bitler yerine işleve göre yapın (XOR_Mid, ModeParity). Aynı disiplini PLC ve PAC sistemleri altında standartlaştırılmış tüm filolarda uygulayın.