Latihan klasik—tiga suis SPST mengawal satu lampu supaya mana-mana satu suis menukar keadaan output—boleh dirumuskan sebagai OR eksklusif tiga input (pariti ganjil). XOR dua input ialah sepasang cabang XIC/XIO bersilang yang biasa digunakan. Memanjangkan corak itu dengan cabang selari ketiga tidak menghasilkan generalisasi yang betul: ia melaksanakan jumlah XOR berpasangan, yang menyalakan lampu apabila ketiga-tiga suis ditutup sedangkan spesifikasi hanya memerlukan pariti ganjil. Pembetulan yang diterima ialah bit geganti dalaman yang menyimpan A⊕B, kemudian peringkat kedua yang mengira (A⊕B)⊕C.

Pariti ganjil merentasi tiga input yang dikekalkan ialah XOR—bukan struktur inklusif tiga cabang.

Jadual kebenaran (1 = tertutup)

Asas dua input

|--[S1 XIC]-+-[S2 XIO]-+
|           |          +--( Light )--|
|--[S1 XIO]-[S2 XIC]---+             |

Petakan I:1/0, I:1/1 → O:2/0 dalam simulator LogixPro/RSLogix 500 (atau tag BOOL dalam Logix Designer). Sahkan empat baris sebelum menambah S3.

Mengapa cabang selari ketiga gagal

Y = (S1⊕S2) ∨ (S1⊕S3) ∨ (S2⊕S3) bernilai benar untuk baris ketiga-tiganya tertutup kerana setiap pasangan berbeza. Pelajar menggambarkan gejala ini sebagai lampu yang “terus menyala” apabila dua suis ditutup. Ini ialah tingkah laku pasangan inklusif, bukan XOR.

Laksanakan XOR secara berantai melalui B3:0/0 (atau tag BOOL)—jangan OR peringkat pasangan secara selari.

Pelaksanaan menggunakan bit dalaman

Rung 2 — S1 XOR S2 -> B3:0/0
|--[I:1/0 XIC]-+-[I:1/1 XIO]-+
|              |             +--( B3:0/0 )--|
|--[I:1/0 XIO]-[I:1/1 XIC]---+              |

Rung 3 — B3:0/0 XOR S3 -> O:2/0
|--[B3:0/0 XIC]-+-[I:1/2 XIO]-+
|               |             +--( O:2/0 )--|
|--[B3:0/0 XIO]-[I:1/2 XIC]---+             |

Oleh sebab XOR bersifat asosiatif, susunan suis tidak penting. Dalam Logix Designer, persamaan yang sama menjadi XOR_Mid := S1 XOR S2; Light := XOR_Mid XOR S3; untuk teks berstruktur, atau corak kenalan yang sama pada tag BOOL. Bit perantaraan ditulis pada satu rung dan dibaca pada rung seterusnya dalam imbasan yang sama, yang disengajakan dan stabil untuk corak ini.

Prosedur dalam LogixPro / RSLogix 500

1. Sahkan modul input dan output diskret dalam simulator (pemetaan lalai I:1 / O:2)
2. Pastikan fail binari B3 wujud dengan bit tambahan, atau cipta tag BOOL bernama XOR_Mid dalam Logix Designer
3. Bina rung 2 yang memacu B3:0/0 daripada S1 dan S2 menggunakan kenalan XIC/XIO bersilang
4. Bina rung 3 yang memacu O:2/0 daripada B3:0/0 dan S3 menggunakan corak bersilang yang sama
5. Muat turun, letakkan pemproses dalam RUN, dan nyahaktifkan semua force sebelum menyemak jadual kebenaran
6. Paksa LED input dan lampu output seketika sekali untuk membuktikan pendawaian, kemudian nyahaktifkan semua force

Pelan alamat dan alternatif

Diagnostik pilihan mengekalkan kedua-dua perantara: B3:0/0 = S1 XOR S2 dan B3:0/1 = mid XOR S3, kemudian pacu lampu daripada B3:0/1 supaya pemantau dalam talian boleh memutuskan rantaian pada mana-mana peringkat. Arahan XOR peringkat perkataan boleh menggabungkan banyak input untuk pemeriksaan pariti, tetapi mengaburkan corak pengajaran bagi tiga suis. Elakkan pengembangan DeMorgan yang cuba menyatakan “bukan mana-mana dua yang benar” sebagai rimba sesentuh—lata bit dalaman kekal sebagai bentuk yang mudah diselenggara pada kedua-dua bangku latihan dan pemilih mod pengeluaran.

Semak kesemua lapan baris pariti sebelum kelulusan akhir

1. Semak kesemua lapan baris jadual kebenaran dengan force dinyahaktifkan
2. Sahkan bahawa tiga suis tertutup menyalakan lampu (pariti ganjil)
3. Togol setiap suis secara berasingan dan buktikan output bertukar
4. Jika lampu kekal menyala dengan dua input, anda masih mempunyai logik OR berpasangan
5. Pilihan: cetuskan penggera apabila dua suis mod berkekalan dibaca benar selepas nyahpantulan dalam mesin sebenar
6. Dokumentasikan identiti boolean (A XOR B) XOR C dalam komen rung untuk penyunting seterusnya

Namakan perantara mengikut fungsi (XOR_Mid, ModeParity), bukannya bit tanpa nama, supaya suntingan seterusnya kekal mudah dibaca. Gunakan disiplin yang sama merentas kumpulan sistem yang diseragamkan di bawah sistem PLC dan PAC.