Latihan klasik ini—tiga sakelar SPST mengendalikan satu lampu sehingga setiap sakelar tunggal mengubah keadaan output—dapat direduksi menjadi exclusive OR tiga input (paritas ganjil). XOR dua input adalah sepasang cabang XIC/XIO silang yang umum digunakan. Memperluas pola tersebut dengan cabang paralel ketiga tidak berlaku secara umum: pola itu mengimplementasikan jumlah XOR berpasangan, yang menyalakan lampu saat ketiga sakelar tertutup ketika spesifikasinya hanya memerlukan paritas ganjil. Perbaikan yang diterima adalah bit relai internal yang menyimpan A⊕B, lalu tahap kedua menghitung (A⊕B)⊕C.

Paritas ganjil pada tiga input yang dipertahankan adalah XOR—bukan struktur inklusif tiga cabang.

Tabel kebenaran (1 = tertutup)

Dasar dua input

|--[S1 XIC]-+-[S2 XIO]-+
|           |          +--( Light )--|
|--[S1 XIO]-[S2 XIC]---+             |

Petakan I:1/0, I:1/1 → O:2/0 di simulator LogixPro/RSLogix 500 (atau gunakan tag BOOL di Logix Designer). Verifikasi empat baris sebelum menambahkan S3.

Mengapa cabang paralel ketiga gagal

Y = (S1⊕S2) ∨ (S1⊕S3) ∨ (S2⊕S3) bernilai benar untuk baris ketiga sakelar tertutup karena setiap pasangan berbeda. Siswa menggambarkan gejalanya sebagai lampu yang “tetap menyala” setelah dua sakelar ditutup. Ini adalah perilaku inklusif berpasangan, bukan XOR.

Rangkai XOR melalui B3:0/0 (atau tag BOOL)—jangan meng-OR tahapan berpasangan secara paralel.

Implementasi bit internal

Rung 2 — S1 XOR S2 -> B3:0/0
|--[I:1/0 XIC]-+-[I:1/1 XIO]-+
|              |             +--( B3:0/0 )--|
|--[I:1/0 XIO]-[I:1/1 XIC]---+              |

Rung 3 — B3:0/0 XOR S3 -> O:2/0
|--[B3:0/0 XIC]-+-[I:1/2 XIO]-+
|               |             +--( O:2/0 )--|
|--[B3:0/0 XIO]-[I:1/2 XIC]---+             |

Karena XOR bersifat asosiatif, urutan sakelar tidak berpengaruh. Di Logix Designer, persamaan yang sama menjadi XOR_Mid := S1 XOR S2; Light := XOR_Mid XOR S3; untuk structured text, atau pola kontak identik pada tag BOOL. Bit perantara ditulis pada satu rung dan dibaca pada rung berikutnya dalam pemindaian yang sama; hal ini memang disengaja dan stabil untuk pola ini.

Prosedur di LogixPro / RSLogix 500

1. Konfirmasikan modul input dan output diskret di simulator (pemetaan default I:1 / O:2)
2. Pastikan file biner B3 tersedia dengan bit cadangan, atau buat tag BOOL bernama XOR_Mid di Logix Designer
3. Bangun rung 2 yang menggerakkan B3:0/0 dari S1 dan S2 menggunakan kontak XIC/XIO silang
4. Buat rung 3 yang menggerakkan O:2/0 dari B3:0/0 dan S3 menggunakan pola silang yang sama
5. Unduh, tempatkan prosesor dalam mode RUN, dan hapus semua force sebelum menelusuri tabel kebenaran
6. Aktifkan force sesaat pada setiap LED input dan lampu output sekali untuk membuktikan pengkabelan, lalu hapus semua force

Rencana alamat dan alternatif

Diagnostik opsional mempertahankan kedua intermediate: B3:0/0 = S1 XOR S2 dan B3:0/1 = mid XOR S3, lalu menggerakkan lampu dari B3:0/1 agar monitor online dapat memutus rantai pada tahap mana pun. Instruksi XOR tingkat word dapat mengemas banyak input untuk pemeriksaan paritas, tetapi mengaburkan pola pembelajaran untuk tiga sakelar. Hindari ekspansi DeMorgan yang mencoba menyatakan “tidak ada dua yang bernilai true” sebagai rangkaian kontak—cascade bit internal tetap menjadi bentuk yang mudah dipelihara, baik pada panel pelatihan maupun pemilih mode produksi.

Telusuri kedelapan baris paritas sebelum persetujuan akhir

1. Telusuri kedelapan baris tabel kebenaran dengan force yang sudah dihapus
2. Pastikan tiga sakelar tertutup menyalakan lampu (paritas ganjil)
3. Alihkan setiap sakelar secara terpisah dan buktikan bahwa output berubah
4. Jika lampu tetap menyala dengan dua input, Anda masih menggunakan logika OR berpasangan
5. Opsional: aktifkan alarm jika dua sakelar mode bertahan terbaca true setelah debounce pada mesin nyata
6. Dokumentasikan identitas Boolean (A XOR B) XOR C pada komentar rung untuk editor berikutnya

Beri nama intermediate berdasarkan fungsinya (XOR_Mid, ModeParity), bukan sebagai bit anonim, agar pengeditan berikutnya tetap mudah dibaca. Terapkan disiplin yang sama di seluruh armada yang distandardisasi pada sistem PLC dan PAC.