Scheda CPU del motore I/O General Electric DS200UCPBG5AFB Mark V

Descrizione

La DS200UCPBG5AFB è una scheda CPU del motore I/O progettata da General Electric per la serie di sistemi di controllo Mark V. Funzionando nativamente come scheda figlia montata su una scheda madre UCIA all'interno dei core I/O, la scheda ospita un processore 486DX e un driver ARCNET per gestire le comunicazioni esterne con diverse interfacce operatore. La DS200UCPBG5AFB dispone di un microprocessore integrato, più moduli PROM, un'architettura di memoria ad accesso casuale e un blocco specializzato con 7 interruttori. Inoltre, la disposizione hardware incorpora una singola scheda figlia Power Control Module (PCM), dedicata esclusivamente alla gestione dei loop di comunicazione con i componenti dei controllori per motori FMVED. Per l'impilamento fisico e la comunicazione sul bus, la scheda si interfaccia direttamente con la scheda STCA tramite connessioni bus e seriali dedicate.

Caratteristiche

• Gestita da un microprocessore 486DX ad alte prestazioni, supportato da più moduli PROM e memoria ad accesso casuale.
• Include 1 connettore per modulo di memoria dual in-line (DIMM) e 1 blocco di interruttori configurabile manualmente contenente 7 interruttori.
• Utilizza un'interfaccia con connettore standard a 34 pin, oltre a un connettore secondario di collegamento tra schede.
• Presenta tre jumper hardware spostabili manualmente, denominati JP1, JP2 e JP3, per i test e la regolazione del core.
• Ospita un jumper JP2 funzionale utilizzato per configurare i parametri specifici della velocità del bus locale 486.
• Integra una singola scheda figlia PCM (Power Control Module) per facilitare le linee di comunicazione diretta con i componenti dei controllori per motori FMVED.
• Funziona in stretta integrazione con la scheda AAHA complementare all'interno dell'architettura del core di controllo.
• Realizzata con un rivestimento standard normale della scheda circuitale per proteggere i microcomponenti critici.

Applicazioni

• Elaborazione del sistema di controllo core Mark V ed esecuzione delle applicazioni.
• Interfacce di comunicazione per il controllo dei motori collegate ai controllori per motori FMVED.
• Instradamento dei dati verso le interfacce operatore esterne tramite l'hardware del driver ARCNET integrato.
• Gruppi di elaborazione core I/O impilati e montati sulle schede madri STCA e UCIA.

Specifiche tecniche

Connessioni/Interfacce

Linee guida per l'installazione

• Sostituzione del DIMM: Quando si sostituisce la scheda, lo slot DIMM dell'unità sostitutiva viene fornito vuoto dalla fabbrica. Estrarre con attenzione il DIMM esistente dalla vecchia scheda e inserirlo nella scheda sostitutiva seguendo le istruzioni del manuale originale per evitare danni fisici.
• Configurazione dei jumper: Assicurarsi che i jumper residui JP1 e JP3 non vengano toccati, poiché sono riservati esclusivamente ai test di fabbrica. Regolare il jumper personalizzabile JP2 in base alle specifiche richieste per la velocità del bus locale 486 prima dell'avvio del sistema.
• Montaggio nel telaio: Allineare con cura i connettori J1 e J3 quando si fissa la configurazione della scheda figlia sulla scheda madre UCIA e sul gruppo della scheda STCA sottostante, per evitare la deformazione dei pin.